Схема ускоренного переноса

Схе́ма уско́ренного перено́са — комбинационная логическая схема, входит в арифметико-логическое устройство большинства современных ЭВМ микропроцессоров и микроконтроллеров.

Предназначена для параллельного формирования битов переноса при сложении двоичных чисел в сумматоре. Обычно строится каскадным способом, состоит из нескольких схем ускоренного переноса меньшей разрядности, обычно равной натуральной степени числа 2, но существуют и однокаскадные схемы ускоренного переноса, формирующие сигналы переноса для всех битов слова одновременно.

Преимущество этой схемы в сравнении с последовательным соединением двоичных сумматоров — существенное ускорение арифметических операций. Недостаток — используется большее количество логических элементов.

Принцип работы

Термины:
Carry Lookahead Unit (CLU) — схема ускоренного переноса.
Carry Look-ahead Adder (CLA) — схема сумматора с ускоренным переносом.
Group propagate (PG) — групповой сигнал распространения переноса.
Group generate (GG) — групповой сигнал генерации переноса.

При использовании схемы ускоренного переноса (LCU) каждый одинарный разряд сумматора вырабатывает сигнал генерации переноса ($g_{n}$) и сигнал распространения переноса ($p_{n}$).

4-битная схема

4-битный сумматор со схемой ускоренного переноса.

Одинарные разряды сумматора объединяются в группы по четыре одинарных разряда в каждой группе. Схема ускоренного переноса вырабатывает сигналы переноса $C_{1},C_{2},C_{3},C_{4},$ групповой сигнал генерации переноса (GG) и групповой сигнал распространения переноса (PG).

Выведем схему ускоренного переноса. Условимся точкой ($\cdot$) обозначать логическое И (AND), знаком сложения (+) — логическое ИЛИ (OR), символом $\oplus$ — сложение по модулю 2 ИСКЛЮЧАЮЩЕЕ ИЛИ (XOR).

Выражение переноса полного двоичного сумматора записывается в виде:

$C_{i+1}=a_{i}\cdot b_{i}+b_{i}\cdot C_{i}+C_{i}\cdot a_{i}$

Вынесем $C_{i}$ за скобки:

$C_{i+1}=a_{i}\cdot b_{i}+(a_{i}+b_{i})\cdot C_{i}$

Таблица истинности этого выражения эквивалентна следующему:

$C_{i+1}=a_{i}\cdot b_{i}+(a_{i}\oplus b_{i})\cdot C_{i}$

Последнее выражение удобно для построения полного суммирующего элемента, так как переиспользуется операция $\oplus$, необходимая для вычисления суммы. Исходное удобно для построения отдельной схемы с ускоренным переносом, так как логическое или проще в реализации чем исключающее или.

Для удобства записи сделаем замену $a_{i}\cdot b_{i}=G_{i}$; $a_{i}+b_{i}=P_{i}$ либо $a_{i}\oplus b_{i}=P_{i}$:

$C_{i+1}=G_{i}+P_{i}\cdot C_{i}$

Распишем выражения переноса для первых четырёх разрядов:

$C_{1}=G_{0}+P_{0}\cdot C_{0}$

$C_{2}=G_{1}+P_{1}\cdot C_{1}$

$C_{3}=G_{2}+P_{2}\cdot C_{2}$

$C_{4}=G_{3}+P_{3}\cdot C_{3}$

Подставим $C_{1}$ в $C_{2}$, $C_{2}$ в $C_{3}$, $C_{3}$ в $C_{4}$:

$C_{1}=G_{0}+P_{0}\cdot C_{0}$

$C_{2}=G_{1}+G_{0}\cdot P_{1}+P_{0}\cdot P_{1}\cdot C_{0}$

$C_{3}=G_{2}+G_{1}\cdot P_{2}+G_{0}\cdot P_{1}\cdot P_{2}+P_{0}\cdot P_{1}\cdot P_{2}\cdot C_{0}$

$C_{4}=G_{3}+G_{2}\cdot P_{3}+G_{1}\cdot P_{2}\cdot P_{3}+G_{0}\cdot P_{1}\cdot P_{2}\cdot P_{3}+P_{0}\cdot P_{1}\cdot P_{2}\cdot P_{3}\cdot C_{0}$

Групповой сигнал генерации переноса $GG$ и групповой сигнал распространения переноса $PG$ формируются следующим образом:

$PG=P_{0}\cdot P_{1}\cdot P_{2}\cdot P_{3}$

$GG=G_{3}+G_{2}\cdot P_{3}+G_{1}\cdot P_{2}\cdot P_{3}+G_{0}\cdot P_{1}\cdot P_{2}\cdot P_{3}$

4-битная схема ускоренного переноса выпускается в интегральном исполнении, например: SN74182 (ТТЛ), MC10179 (ЭСЛ) и MC14582, 564ИП4 (выполненная по технологии КМОП).

16-битная схема

16-разрядный сумматор может быть создан путём объединения четырёх 4-битных сумматоров с четырьмя схемами ускоренного переноса (4-bit CLA Adder), дополненных пятой схемой ускоренного переноса, которая используется для обработки групповых сигналов генерации переноса — GG и распространения переноса — PG.

Принимаемые на входе сигналы распространения переноса ($PG$) и генерируемые каждой их четырёх схем сигналы (GG). Затем, схема ускоренного переноса генерирует соответствующие сигналы.

Предположим, что $P_{i}$ это сигналы PG и $G_{i}$ это GG из i^й, то выходные биты устанавливаются следующим образом:

$C_{4}=G_{0}+P_{0}\cdot C_{0}$

$C_{8}=G_{4}+P_{4}\cdot C_{4}$

$C_{12}=G_{8}+P_{8}\cdot C_{8}$

$C_{16}=G_{12}+P_{12}\cdot C_{12}$

Подставляя $C_{4}$ сперва в $C_{8}$, затем $C_{8}$ в $C_{12}$, затем $C_{12}$ в $C_{16}$ получаем следующее выражение:

$C_{4}=G_{0}+P_{0}\cdot C_{0}$

$C_{8}=G_{4}+G_{0}\cdot P_{4}+P_{0}\cdot P_{4}\cdot C_{0}$

$C_{12}=G_{8}+G_{4}\cdot P_{8}+G_{0}\cdot P_{4}\cdot P_{8}+P_{0}\cdot P_{4}\cdot P_{8}\cdot C_{0}$

$C_{16}=G_{12}+G_{8}\cdot P_{12}+G_{4}\cdot P_{8}\cdot P_{12}+G_{0}\cdot P_{4}\cdot P_{8}\cdot P_{12}+P_{0}\cdot P_{4}\cdot P_{8}\cdot P_{12}\cdot C_{0}$

$C_{4}$ соответственно генерирует бит переноса на вход второй схемы; $C_{8}$ на вход третьей; $C{12}$ на вход четвёртой; и $C_{16}$ генерирует бит переполнения.

Кроме того, можно указать сигналы распространения переноса и генерации переноса для схемы ускоренного переноса:

$P_{LCU}=P_{0}\cdot P_{4}\cdot P_{8}\cdot P_{12}$

$G_{LCU}=G_{12}+G_{8}\cdot P_{12}+G_{4}\cdot P_{12}\cdot P_{8}+G_{0}\cdot P_{12}\cdot P_{8}\cdot P_{4}$

16-разрядный сумматор со схемой ускоренного переноса.

64-битная схема

Объединив четыре схемы сумматора и схему ускоренного переноса вместе, получим 16-битный сумматор. Четыре таких блока могут быть объединены в 64-разрядный сумматор. Дополнительные схемы ускоренного переноса (второго уровня) необходимы, чтобы принимать сигналы распространения переноса ($P_{LCU}$) и сигналы генерации переноса($G_{LCU}$) от каждой схемы сумматора.

64-разрядный сумматор со схемой ускоренного переноса второго уровня.

Достоинства и недостатки

Достоинства:

• Высокая скорость работы.

Недостатки:

• Бо́льшие затраты оборудования

Схемы формирования параллельного переноса имеют существенное преимущество в скорости перед схемами последовательного переноса.

См. также

• Сумматор

Литература

• Титце У., Шенк К. Глава 19. Комбинационные логические схемы. 19.5 Сумматоры. 19.5.3. Сумматоры с параллельным переносом // Полупроводниковая схемотехника = Halbleiter-Schaltungstechnik / Пер. с нем. Г. Карабашев. — Додэка XXI, 2008. — 1784 с. — (Схемотехника). — 3000 экз. — ISBN 978-5-94120-200-3, 978-5-94120-201-0, 3-540-42849-6.

Источники

• Воробьев Н. Сумматоры. Определения, классификация, уравнения, структуры и применение. Часть 2
• Сумматоры. Повышение быстродействия параллельных сумматоров. Принцип построения БУП (блок ускоренного переноса).
• Цифровая электроника. Курс лекций. Тема 4. Комбинационные цифровые устройства. 4-3. Сумматоры.
• Сумматор с ускоренным переносом.
• Дискретная математика: Алгоритмы. Многоразрядный сумматор.
• Сумматоры. Комбинационный сумматор с параллельным переносом.